Транзисторно – транзисторные логические схемы (ТТЛ)

Рис. 33. ТТЛ-схема со сложным инвертором – базовый вариант, реализует логическую функцию И-НЕ

Пусть на один из входов подан U⁰ – низкий потенциал, тогда соответственно эмиттер МЭТ (Т₁) открыт, коллектор МЭТ открыт, потенциал базы транзистора Т₂ низкий => Т₂ – закрыт (в отсечке); ток эмиттера Т₂ – близкий к нулю, потенциал базы Т₄ низкий => Т₄ – закрыт (в отсечке); потенциал коллектора Т₂ (закрытого) – высокий, это потенциал базы Т₃, он настолько большой, что открытый эмиттерный переход транзистора Т₃ и диод Д, а так как Т₄ закрыт, что на выходе высокий потенциал (близкий к Е) – U¹.

Пусть на все входы подано высокое напряжение U¹ (близкое к Е), тогда все эмиттерные переходы МЭТа Т₁ закрыты, коллекторный переход открыт и ток через него течет в базу транзистора Т₂, Т₂ – в режиме насыщения Т₄ – также в режиме насыщения:

U_K1 – U_K2 = U_{D_ОТКР} + U_{КЭ_НАС} - U_{КЭ_НАС} < 2U_{D_ОТКР}, следовательно, эмиттерный переход Т₃ и диод D отрыться не могут, значит они в отсечке.

На выходе: U_ВЫХ=U_{КЭ_НАС}=50мВ=U⁰, т.о. выполняется таблица истинности функции И‑НЕ: U¹»E, U⁰=U_{КЭ_НАС}»50 мB.

Чаще всего по входу и выходу логической схемы подключены такие же логические схемы, чтобы выполнять сложную логическую функцию, следовательно, сигналы на входе и выходе схемы одинаковы.

а) б)

Рис. 34.

а) вольт-амперная характеристика p-n – перехода,

б) передаточная характеристика ТТЛ-схема со сложным инвертором

Когда U_ВХ = 0, Т₂ закрыт и на выходе напряжение равно:

U_ВЫХ = U¹ = E ‑ 2U^*, напряжение питания минус падение напряжения на открытых p-n – переходах: эмиттера T3 и диода.

Пока входное напряжение не станет равным: U_ВХ = U⁰_{П ПР} =U_ЭЗ – U_КЭН, Т₂ закрыт и на выходе напряжение не меняется (U_ВЫХ =U¹), после этого момента Т₂ переходит в нормальный активный режим, за счет тока I_Э2 создается падение напряжения на R₄ и напряжение U_Б4 увеличивается, так как Т₂ в нормальном активном режиме, через R₂ течет ток, уменьшается U_К2 и вслед за ним U_ВЫХ:

U_ВХ=U⁰_П = U^* + U_ЭЗ – U_КЭН,

когда напряжение на базе Т₄ достигает U_Б4=U_ЭЗ и Т₄ открывается, переходя в нормальный активный режим, и U_ВЫХ начинает резко падать, начиная со значения:

U¹_ПР = U¹ ‑ DU¹_ВЫХ = E ‑ 2U^* ‑ U_ЭЗR₂/R₄,

Когда U_ВХ=U¹_П = 2U^* – U_КЭН, оба транзистора в насыщении и на выходе: U_ВЫХ =U⁰=U_КЭН.

Рассматриваемая схема является наиболее распространенной схемой логической ТТЛ ячейки, проектирование которой рассмотрено в книге [5, глава 2]. В указанной книге приводится методика расчета и численый пример.

Топологию ТТЛ схемы рассмотрим на примере логической схемы НЕ (инвертора) со схемой Дарлингтона (составным транзистором) в выходной цепи.

Рис. 35. ТТЛ инвертор

Рис. 36. Топология ТТЛ инвертора

КМОП

В схемах данного типа используются как n-канальные, так и p-канальные МДП транзисторы. Это позволяет создать логические схемы, практически не потребляющие мощность в статическом режиме. У таких схем потребляемая мощность на низких и средних частотах на 2-3 порядка меньше, чем у ТТЛ схем, а задержка примерно такая же. Эти схемы применяются при наличии ограничений на потребляемую мощность из-за ограниченных энергоресурсов или жестких требований к тепловому режиму. Однако они технологически сложнее и занимают большую площадь на кристалле.