Приоритетные шифраторы

 

В приоритетных шифраторах сигналы могут подаваться одновременно более чем на один вход. Шифратор в соответствии с фиксированными приоритетами выбирает, какому входу будет соответствовать код на выходе. В большинстве приоритетных шифраторов порядок приоритетов устанавливается в соответствии со старшинством разрядов на входе. Если, например, в приоритетном шифраторе 4 в 2 сигнал подать на входы А2 и А3, и приоритет имеет вход А3, то на выходе появится число 11 (Х1Х0=11).

 

Приоритетный шифратор 8 в 3.

 

A7	A6	A5	A4	A3	A2	A1	A0	X2	X1	X0
							X
						X	X
					X	X	X
				X	X	X	X
			X	X	X	X	X
		X	X	X	X	X	X
	X	X	X	X	X	X	X

 

 

Приоритетный шифратор 8 в 3 и его таблица истинности

 

В шифраторе 8 в 3 самым старшим входом является А7. Если не этом входе логическая 1, то на выходе установится 111(Х2Х1Х0=111₂ =7₁₀) независимо от логических уровней на остальных входах. Шифратор работает в соответствии с таблицей истинности на Рис.46 (Х в таблице означает, что на здесь может быть и 0, и 1, без разницы).

 

Дешифраторы

 

Дешифратор - это схема, имеющая n-входов (от xn до x1) и 2n выходов (F0-F2n-1) и используемая для преобразования n-разрядного двоичного кода на входе в определенную комбинацию сигналов на выходе.

Чаще всего дешифраторы применяются для преобразования n-разрядного двоичного в унитарный код на 2ⁿ выходов. Каждому n-разрядному двоичному коду на входе соответствует сигнал только на одном из 2ⁿ функций. При этом дешифратор реализует 2ⁿ функций.

 

Мультиплексоры

 

Мультиплексор - это комбинационная функциональная схема, передающая сигнал на выход с одного из входов, адрес которого выставляется на адресных входах схемы.

Промышленностью выпускаются мультиплексоры на 4, 8, и 16 входов в отдельных микросхем, причём устройства на 4 входа выпускаются сдвоенными, т.е. по 2 в одном корпусе.

Условное обозначение мультиплексоров - КП (например, 155КП7, 155КП5 и т.д.), а графическое изображение представлено на рис.2.9

 

 

Рис.2.9. Схемное изображение мультиплексора

 

Двоичный адрес служит для выбора входа, сигнал с которого должен поступать на выход. Например, мультиплексор, имеющий 8 информационных входов, использует для адресации к ним 3-разрядный адресный вход, как показано на рисунке. Кроме того, мультиплексор имеет, как правило, стробирующий (или разрешающий) вход S. Подавая соответствующий сигнал на этот вход, можно включить или отключить мультиплексор.

В интегральном исполнениии применяется построение мультиплексора по линейной схеме.

Мультиплексоры широко применяются в качестве коммутаторов - селекторов сигналов для преобразования параллельного кода в последовательный, построения схем генераторов, сравнения кодов.

 

 

Демультиплексоры

 

Демультиплексор - это комбинационная функциональная схема, принимающая входной сигнал и направляющая его на один из нескольких выходов в соответствии с двоичным кодом, действующим на адресных входах. Остальные выходы в этом случае находятся либо в неактивном, либо в третьем (высокоимпедансном) состоянии. Часто схемы демультиплексоров имеют стробирующий вход S.

Условное обозначение дешифраторов - демультиплексоров - ИД (например, 155 ИД3, 155 ИД4 и т.д.), а графическое изображение представлено на рис.2.10.

 

 

Рис.2.10. Схемное изображение демультиплексора

 

Демультиплексоры эффективно используются для преобразования последовательного кода в параллельный. Совместное использование мультиплексора с демультиплексором обеспечивает последовательную передачу информации с преобразованием параллельного кода в последовательный и последовательного в параллельный. В таком применении в качестве управляющих сигналов используются выходы двоичного счетчика. Схема объединения мультиплексора с демультиплексором представлена на рисунке.

В электронной технике дешифраторы обозначаются ИД (например К155ИД1), мультиплексоры - КП (К155КП5), демультиплексоры обозначаются также как и мультиплексоры. Микросхемы, которые выполняют функцию дешифратора и мультиплексора - ЛМ (К500ЛМ101). Существуют микросхемы которые сочетают в себе соединения дешифраторов, мультиплексоров и демультиплексоров.

 

Сумматоры

Сумматор - это комбинационная функциональная схема, предназначенная для суммирования двоичных чисел.

Таблица истинности для суммы А и В будет

 

A	B	Сумма S	Перенос С

 

Алгебраическая запись будет:

 

Схема, реализующая функции S и С, показана на рис.2.11 и называется полусумматором (НА).

 

Рис.2.11. Схемная реализация полусумматора

 

Для выполнения арифметической суммы двух разрядов А и В и разряда переноса С необходим полный сумматор, схема которого показана на рис.2.12.

 

Рис.2.12. Схемная реализация полного сумматора

 

Принятое схемное изображение полного сумматора представлено на рис.2.13.

 

 

Рис.2.13. Схематическое изображение полного сумматора

 

На основе полных сумматоров строится схема сумматора на любое число разрядов. Например, на рис.2.14 представлена схема 3-х разрядного полного сумматора.

 

 

Рис.2.14. Схема трехразрядного цифрового сумматора

 

Триггеры.

RS – Триггер.

 

Кроме логических элементов для построения цифровых систем требуются элементы памяти для хранения двоичной информации в течение требуемого времени. Основу элементов памяти составляют триггеры.

Триггер - это электрическая схема, имеющая два устойчивых состояния, которые устанавливаются при подаче соответствующей комбинации сигналов на управляющие входы триггера и сохраняющиеся в течение заданного времени после окончания действия этих сигналов. Триггер - логическое устройство способное хранить 1 бит данных. Триггер является основным компонентом более сложных устройств, таких как: счетчики, сдвиговые регистры, и регистры памяти.

Общая структурная схема триггера:

 

Переключение элемента памяти в то или иное состояние осуществляется сигналами "S" (установка), "R"(сброс), поступающими с выхода схемы управления. Логическое значение сигналов "S", "R" зависит от комбинации сигналов на внешних управляющих входах X триггера и от состояния выхода элемента памяти, которое определяется значением сигнала "Q" поступающего с выхода элемента памяти по цепи ОС. Состояние триггера определяется значением сигнала "Q". Если переключение триггера происходит при поступлении синхроимпульса на специальный вход синхронизации "C" (Clok- времязадающий), то триггер называется синхронным. Триггеры могут синхронизироваться уровнем или фронтом синхроимпульса.

Триггеры синхронизируемые уровнем могут изменять свое состояние в течение длительности синхроимпульса при поступлении соответствующих управляющих сигналов X (т. е. могут переключаться несколько раз за время действия одного синхроимпульса). В течение паузы между синхроимпульсами состояние такого триггера сохраняется при любых изменениях управляющих сигналов.

Триггеры синхронизируемые фронтом изменяют состяние при поступлении на синхронизирующий вход соответствующего фронта (положительного или отрицательного синхроимпульса), а при последующем действии уровня синхроимпульса это состояние сохраняется при любом изменении управляющих сигналов X. За время действия первого синхроимпульса триггер синхронизируемый фронтом может переключаться только один раз.

В асинхронных триггерах отсутствует вход синхронизации, поэтому переключение асинхронного триггера происходит при подаче на управляющие входы соответствующей комбинации управляющих сигналов X. В микроэлектронике наиболее часто используют триггеры: RS, JK, T, D и некоторые их разновидности. R и S, J и K, T, D - обозначают управляющие входы триггеров.

 

RS-триггер имеет два управляющих входа S и R

выполняющие функции установки Q=1 при S=1 и R=0

и сброса в состояние Q=0 при S=0 и R=1

при S=R=0 триггер работает в режиме хранения

при S=R=1 - запрещенная комбинация (установка и сброс одновременно) т. к. приводит к неопределенности состояния Q.

 

R	S	Qn+1
		Qn
		X

 

RS-триггеры могут быть асинхронными и синхронными, синхронизируемые уровнем либо фронтом синхросигнала.

 

Асинхронный RS-триггер

Синхронный RS-триггер синхронизируемый уровнем

 

Синхронный RS-триггер синхронизируемый фронтом

 

 

D – Триггер

 

D - триггер имеет таблицу состояния в которой отсутствует состояние соответствующее режиму хранения.

 

D	Qn+1

 

D - триггеры бывают только синхронными и в соответствии с таблицей состояния они после поступления синхросигнала устанавливаются в состояние Qⁿ⁺¹ = D. Это выражение является характеристическим уравнением D - триггера. D - триггер выполняет функцию задержки информации поступающей на единственный управляющий вход D на один период синхросигнала (такт машинного времени). В МЭ аппаратуре широко используются как D - триггеры синхронизируемые фронтом так и уровнем.

 

JK – Триггер.

 

JK - триггер (не имеет состояния неопределенности или запрещенной комбинации входных сигналов).

Характеризуется следующей таблицей истинности:

 

J	K	Qn+1
		Qn

 

- меняет состояние выхода на противоположное

 

 

Также как RS - триггер, JK - тригер может быть как асинхронным, так и синхронизируемым уровнем или фронтом, однако на практике используют синхронизируемые фронтом.

Согласно таблице состояний синхронный JK- тригер может выполнять функции D - триггера, если исключить комбинации переменных при которых J=K. Это достигается соединением входов J и K через инвертор:

 

 

T – Триггер.

 

Т - триггер называют часто счетным триггером, его можно представить таблицей состояний:

 

T	Qn+1
	Qn

 

Состояние его выхода меняется на противоположное при поступлении на вход счетного сигнала Т=1 и сохраняется неизменным при Т=0.

 

Из таблицы состояний для JK - триггера видно, что при J=K=1 состояние JK - триггера, синхронизируемого фронтом будет изменяться на противоположное (Qⁿ⁺¹= ) при поступлении каждого синхроимпульса. Таким образом JK - триггер в этом случае функционирует как Т - триггер при подаче счетного сигнала Т на вход синхронизации С. Схемно это можно представить сл. обр.:

 

 

Функцию Т-триггера может выполнять D - триггер если соединить вход D с инверсным выходом