2020-05-12
587
Необходимо реализовать двоично-десятичный счётчик на микросхемах К555ИЕ6 (SN74LS1932) с коэффициентом счёта Ксч = 31 ∙ 3 = 93.
Микросхема К555ИЕ6 (SN74LS192) по назначению выводов аналогична микросхеме К555ИЕ7 (SN74LS193) (см. рисунок 2.13). Однако подсчёт числа импульсов осуществляет в двоично-десятичном коде.
Одна микросхема может иметь максимальный коэффициент счёта, равный 10. Две последовательно соединённые микросхемы дадут коэффициент счёта, равный 100. Так как заданный коэффициент счёта Ксч = 31 ∙ 3 = 93, то для построения счетчика-делителя с заданным коэффициентом счёта достаточно двух микросхем. Определим двоично-десятичный код заданного коэффициента счёта. При этом каждый из разрядов десятичного числа представляется двоичным кодом из четырёх разрядов:
= 8 ∙ 1 + 4 ∙ 0 + 2 ∙ 0 + 1 ∙ 1;
= 8 ∙ 0 + 4 ∙ 0 + 2 ∙ 1 + 1 ∙ 1.
При поступлении 93-го импульса на вход микросхемы DD 1 на выходах Q i микросхем DD 1 и DD 2 установятся следующие логические сигналы:
DD 2: Q 3 Q 2 Q l Q O; DD 1: Q 3 Q 2 Q l Q O.
|
|
|
1001 0011
Так как сброс счётчиков в исходное (нулевое) состояние осуществляется сигналом высокого уровня, подаваемым на входы 14, то, объединив с помощью логического элемента 8И-НЕ (DD 3) выходы Q i счетчиков, на которых появятся логические единицы при поступлении на вход 93-го импульса, подадим результирующий сигнал с выхода DD 3, предварительно проинвертировав его с помощью логического элемента 3И-НЕ DD 4 на входы 14 микросхем DD 1 и DD 2.
В качестве DD 3 можно использовать микросхему К555ЛА2 (74LS30D), в которой содержится один логический элемент 8И-НЕ; в качестве DD 4 –микросхему К555ЛА4 (74LS10D), в которой содержится два логических элемента 3И-НЕ.
Модель разработанной схемы счётчика в среде Multisim приведена на рисунке 2.15. Данная схема осуществляет подсчёт 93-х импульсов и отображение их двоично-десятичного кода. С приходом 93-го импульса выходы счётчиков обнуляются и счёт возобновляется.
Для отображения двоично-десятичного кода воспользуемся семисегментными индикаторами DCD_HEX.
Рисунок 2.15 – Модель двоично-десятичного счётчика с коэффициентом счёта Ксч = 93
Дешифратор [2]
Дешифра́тор (декодер), от англ. Decoder – комбинационная схема, преобразующая n -разрядный двоичный, троичный или k -й код в 
-й одноединичный код, где k – основание системы счисления. Логический сигнал активен на том выходе, порядковый номер которого соответствует двоичному, троичному или k-му коду. Дешифраторы являются устройствами, выполняющими двоичные, троичные логические функции (операции). Наиболее широко распространены дешифраторы преобразующий двоичный код в десятичный код, воспринимаемый человеком.
|
|
|
Двоичный дешифратор работает по следующему принципу. Пусть дешифратор имеет N входов, на которые подаётся двоичное слово 
. Тогда на выходах формируется код разрядности, меньшей или равной 
, где разряд, номер которого равен численному представлению входного слова, становится активным (принимает значение логической единицы, логического нуля или переводится в высокоимпедансное состояние – отключается, что зависит от конкретной реализации дешифратора), все остальные разряды неактивны. Очевидно, что максимально возможная разрядность выходного слова равна . Такой дешифратор называется полным. Если часть входных наборов не используется, то число выходов меньше и дешифратор является неполным.
Функционирование одноединичного дешифратора, где активные выходные сигналы принимают значение логической 1, описывается системой конъюнкций:
…
.
Часто дешифраторы дополняются входом разрешения работы 
(Enable). Если на этот вход поступает активный логический сигнал (единица или ноль), то один из выходов дешифратора переходит в активное состояние, иначе все выходы неактивны вне зависимости от состояния входов.
Функционирование одноединичного дешифратора с дополнительным входом 
(Enable) описывается системой конъюнкций:
…
.
Обычно микросхемы дешифраторов выполняют с инверсными выходами. У такого дешифратора активный выбранный разряд принимает значение логического нуля.
Двоичное слово на входе дешифратора часто называют адресом.
Таблица истинности двухвходового двоичного дешифратора с четырьмя выходами (
) приведена в таблице 2.7.
Таблица 2.7 – Таблица истинности двухвходового двоичного дешифратора
| x0 | 1 | 0 | 1 | 0 | ||
| x1 | 1 | 1 | 0 | 0 | Активный выход | Условный номер функции |
| F0 | 0 | 0 | 0 | 1 | F0 | F2,1 |
| F1 | 0 | 0 | 1 | 0 | F1 | F2,2 |
| F2 | 0 | 1 | 0 | 0 | F2 | F2,4 |
| F3 | 1 | 0 | 0 | 0 | F3 | F2,8 |
Таблица 2.8 – Дешифратор с тремя входами адреса и входом разрешения на восемь выходов 23
| Логическая схема | Адрес | Разре-шение | Состояние выходов | |||||||||
| A2 | A1 | A0 | E | D7 | D6 | D5 | D4 | D3 | D2 | D1 | D0 | |
|
| 0 | 0 | 0 | 0 | x | x | x | x | x | x | x | x |
| 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | |
| 0 | 0 | 1 | 0 | x | x | x | x | x | x | x | x | |
| 0 | 0 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | |
| 0 | 1 | 0 | 0 | x | x | x | x | x | x | x | x | |
| 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | |
| 0 | 1 | 1 | 0 | x | x | x | x | x | x | x | x | |
| 0 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | |
| 1 | 0 | 0 | 0 | x | x | x | x | x | x | x | x | |
| 1 | 0 | 0 | 1 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | |
| 1 | 0 | 1 | 0 | x | x | x | x | x | x | x | x | |
| 1 | 0 | 1 | 1 | 0 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | |
| 1 | 1 | 0 | 0 | x | x | x | x | x | x | x | x | |
| 1 | 1 | 0 | 1 | 0 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | |
| 1 | 1 | 1 | 0 | x | x | x | x | x | x | x | x | |
| 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 | 0 | 0 | 0 | 0 | |
| Дешифратор, реализованный на логических элементах И (AND) | Активное состояние выходов – логическая 1, | |||||||||||
Далее будет детально рассмотрен дешифратор, преобразующий двоичный код в десятичный код, подаваемый на семисегментный индикатор.
Микросхема SN74LS248D представляет собой дешифратор, преобразующий входной двоичный код в выходной десятичный (шестнадцатеричный). К выходу дешифратора подключают семисигментный индикатор с общим катодом.
Рисунок 2.16 – Условное обозначение микросхемы SN74LS192
На рисунке 2.16 приняты следующие обозначения:
A–D – входная шина данных;
QA–QG – выходная шина данных;
LT – вход для проверки работоспособности;
RBO, RB1 – входы управления. Для начала работы необходимо подать на них сигнал высокого уровня.
Схема моделирования двухразрядного двоично-десятичного счетчика с дешифраторами и индикаторами представлена на рисунке 2.17.
Рисунок 2.17 – Модель двоично-десятичного счётчика с индикацией с коэффициентом счёта Ксч = 81
Импульсы для счета формируются функциональным генератором XFG1 (рисунок 2.18) и подаются на суммирующий вход UP первого счетчика DD 3 (если подавать импульсы на вход DOWN, то счет будет вестись в обратном направлении). Счетные импульсы на вход старшего счетчика DD 4 подаются с выхода переполнения первого счетчика. Выходной сигнал счетчиков в виде параллельного двоичного кода поступает на выводы QA, QB, QC, QD, которые соединены со входами дешифраторов DD 7, DD 8. Преобразованный сигнал с дешифраторов подается на семисегментные индикаторы и отображается в удобном виде.
|
|
|
Рисунок 2.18 – Параметры счетных импульсов и их осциллограмма
