Synchronous timing
| Asynchronous timing
|
Advantages
| Disadvantages
| Advantages
| Disadvantages
|
Simple to implement and test
Прост в реализации и тестирования
| Less flexible: all devices are tied to a fixed clock rate
Менее гибкие: все устройства связаны с фиксированной частотой
| Flexible
гибкий
| More complex to implement and test
Более сложными для реализации и тестирования
|
| The system can’t take advantage of advances in device performance
Система не может воспользоваться достижениями в производительности устройств
| Allow to use newer technology; mixture of
slow and fast devices
Позволяют использовать новые технологии, смеси
медленных и быстрых устройств
|
|
In actual implementations, electronic switches are used. The output gate of register is capable of being electrically disconnected from the bus or placing a 0 or a 1 on the bus. Because it supports these three possibilities, such a gate is said to have a three—state output. A separate control input is used either to enable the gate output to drive the bus to 0 or to 1 or to put it in a high-impedance (electrically disconnected) state. The latter state corresponds to the open-circuit state of a mechanical switch.
В фактической реализации, электронные переключатели используются.Выход ворота регистр способен быть электрически отключен от шины или размещение 0 или 1 в автобус. Потому что он поддерживает эти три возможности, такие ворота, как говорят, с тремя состояниями выхода.Отдельный вход управления используется либо для того, чтобы ворота выходные ездить на автобусе до 0, либо 1, либо поместить его в высокий импеданс (электрически отключен) состоянии.Последний состояние соответствует разомкнутой цепи состоянии механического переключателя.
| | | |
| | |
|
| z Peripheral Component Interconnection, high-bandwidth, processor-independent, functions as a mezzanine or peripheral bus
z Intel released to public domain
z 32 or 64 bit, 33 (66)MHz, a transfer rate 264(528) Mbytes/sec
z 50 lines
z периферийных Взаимосвязь компонентов с высокой пропускной способностью, процессором независимой, функционирует как антресоли или периферийной шины
z Intel выпустила в общественное достояние
z 32 или 64 бит, 33 (66) МГц, скорость передачи данных 264 (528) Мб / сек
z 50 строк
| |
z Transaction between initiator (master) and target
z Master claims bus
z Determine type of transaction
y e.g. I/O read/write
z Address phase
z One or more data phases
Сделка между инициатором (мастер) и целевые
Master претензий автобус
Определить тип транзакции
например, I / O для чтения / записи
Адрес фазу
один или несколько фаз данных
| |
PCI Commands